Robust and Secure RISC-V Architecture
Roua Boulifa · 2025
Architecture RISC-V robuste et sécurisée Les microprocesseurs modernes visent à offrir les meilleures performances possibles à un coût raisonnable. Pour cette raison, plusieurs optimisations architecturales sont souvent conçues, développées et mises en œuvre : une telle complexité reste généralement invisible pour les utilisateurs et les développeurs, qui ne perçoivent pas les éléments cachés. En effet, les concepteurs de microarchitectures ont progressivement ajouté de nombreux blocs matériels complexes (par exemple, le pipeline, le chemin de données avec transmission anticipée, les mémoires cache, et d'autres) afin d’optimiser l’exécution des programmes.Cependant, la complexité croissante des architectures de microprocesseurs et des applications qu’ils exécutent rend particulièrement difficile et critique la prévision du comportement du système dans des conditions non nominales. Le comportement du processeur (et du système dans son ensemble) lorsqu’il est soumis à des interférences extérieures peut être fortement influencé par ces éléments cachés. Il est donc primordial que le processus de conception prenne en compte, dès les premières étapes, la possibilité de perturbations sur l’horloge externe, l’alimentation électrique ou l’environnement électromagnétique, susceptibles de compromettre l’exécution sûre et sécurisée du code.L’objectif de cette thèse est d’améliorer la compréhension du comportement d’une architecture RISC-V lors de campagnes d’injection de fautes. La première partie porte sur la modélisation des effets de fautes complexes et des perturbations au niveau microarchitectural. Cette thèse propose une analyse détaillée des mécanismes d’erreur affectant l’architecture RISC-V à différents niveaux d’abstraction. Sur la base de cette compréhension, elle propose et évalue des solutions architecturales permettant d'identifier les vulnérabilités potentielles.