Static Timing Analysis Method with Routing Resources Estimation for Reconfigurable System-on-a-Chip
IPPM RAS, S.V. Gavrilov, IPPM RAS, Vasilii M. Khvatov, IPPM RAS, Daniil A. Zheleznikov, IPPM RAS, Tatiana V. Garbulina · Problems of advanced micro- and nanoelectronic systems development · 2020
Аннотация -Существующие средства оценки быстродействия цифровых схем, проектируемых в базисе ПЛИС и РСнК, используют либо полное моделирование полученной после трассировки схемы, либо заранее рассчитанные задержки межсоединений в совокупности с задержками логических элементов.Полное моделирование схемы подразумевает использование Spice-моделей транзисторов и требует больших затрат машинного времени, что сильно зависит от объемов схемы и количества использованных коммутационных ресурсов.Расчет задержек всех путей, по которым может пройти сигнал в конкретной схеме, вследствие большого количества возможных вариантов коммутации цепей также требует больших временных затрат.Следовательно, требуется быстрая оценка быстродействия схемы с динамическим расчетом задержек цепей еще до этапа временной верификации с помощью Spice.В статье показана необходимость быстрой оценки производительности проектируемых схем по окончании различных этапов проектирования: логического синтеза в базисе элементов системы на кристалле, а также после размещения элементов и трассировки межсоединений.В работе представлен поэтапный процесс внедрения оценки быстродействия в общий автоматизированный маршрут проектирования и описан разработанный маршрут быстрой оценки быстродействия после трассировки.Данный маршрут использует программное обеспечение, выполняющее статический временной анализ с использованием библиотеки характеризованных логических элементов в формате Liberty и емкостных характеристик цепей, полученных в результате экстракции паразитных элементов топологии.