Verilog projects Implementation in the basis of custo m LSI and FPGA using Yosys synthesis tool
Андрей Строгонов, P. Gorodkov · ELECTRONICS Science Technology Business · 2017
УДК 621.3.049ВАК 05.27.00 Реализация Verilog-пРоектов в базисе заказных бис и плис с использоВАнием инстрУментА синтезА Yosys А.Строгонов, д. т. н. 1 , П.Городков 2 Большинство современных проектов цифровых схем создается с использованием языков описания аппаратуры (hardware description language -HDL), таких как Verilog или VHDL.Для преобразования HDL-кода в цифровые схемы применяют программные инструменты синтеза.Один из наиболее популярных инструментов -Yosys (Yosys Open SYnthesis Suite)широко используется при проектировании заказных БИС и ПЛИС в университетских центрах.Этот программный пакет с открытым исходным кодом обрабатывает практически любой проект на языке Verilog-2005, преобразуя его в форматы BLIF, EDIF, BTOR, SMT-LIB и др.При разработке заказных БИС этот инструмент используется в маршруте проектирования Qflow.Рассмотрим особенности применения Yosys при реализации Verilog-проектов в базисе заказных БИС и ПЛИС.П ри создании цифровых БИС и ПЛИС выделяют следующие уровни проектирования: системный, алгоритмический, поведенческий, уровень регистровых передач (RTL), уровень логических вентилей, физический (библиотеки логических элементов заказных БИС и LUT ПЛИС включая триггеры) и транзисторный (схемотехнический).Программный инструмент Yosys охватывает три уровня синтеза проекта: поведенческий, синтез на уровне регистровых передач и логический (рис.1) . 1 Воронежский государственный технический университет, профессор кафедры полупроводниковой электроники и наноэлектроники, тел.(4732) 437695, andreistrogonov