FPGA Based Systolic Array for Modular Multiplication Using Precomputed Addition Value
Min-Sup Kang · The Journal of Korean Institute of Information Technology · 2013
본 논문에서는 몽고메리 알고리듬을 기반으로 하여 고속 모듈러 곱셈을 위한 새로운 시스톨릭 VLSI 알고리듬을 제안하고, 미리 계산된 덧셈 값을 이용한 FPGA에 기반한 시스톨릭 어레이를 하드웨어로 구현한다. 제안한 알고리듬에서 이 덧셈 값은 CLA 방식의 직렬 체인으로 구성된 n-bit 병렬 가산기를 사용하여 얻게 된다. 모듈러 곱셈의 계산 속도를 증가시키기 위해서 두 개의 기본 셀 (PE_X와 PE_Y)을 설계하여 시스톨릭 어레이를 구현한다. 구현 결과를 통하여 제안한 셀 PE_Y와 시스톨릭 어레이에 대한 기존의 방법과의 비교에서 셀 수는 각각 약 43%와 5% 정도 감소하였고, 임계 경로도 각각 11%와 12% 정도 감소함을 보였다.