Towards a predictable, high-performance instruction memory hierarchy in fixed-priority preemptive real-time systems
Eugenio Tamura Morimitsu · Dialnet (Universidad de la Rioja) · 2008
Para disminuir la creciente brecha en velocidad que existe entre la potencia de calculo de los elementos de proceso y el ancho de banda del subsistema de memoria, las arquitecturas de calculo actuales hacen un uso extenso de las memorias 'cache', En un sistema de tiempo real con prioridades fijas y expulsiones, no solo es importante el hecho de obtener resultados correctos; tambien es obligatorio satisfacer las restricciones temporales. Dado que el contenido de la memoria 'cache' depende de la evolucion de la ejecucion de todas las tareas en el sistema asi como del orden en el cual estas han sido planificadas, este comportamiento inherente de la memoria 'cache' conlleva a tiempos de ejecucion impredecibles. Por lo tanto, extraer el maximo provecho de las memorias 'cache' mediante la explotacion de su elevado ancho de banda (relativo a la memoria principal), representa un desafio para los disenadores de sistemas de tiempo real, ya que la inclusion de las memorias 'cache' introduce problemas cuya resolucion no es simple en el analisis de planificabilidad. Con el fin de contribuir en la solucion del problema de la impredicibilidad ocasionada al emplear memorias 'cache' en sistemas de tiempo real con prioridades fijas y expulsiones, esta tesis propone el empleo de una jerarquia de memoria basada en una Memoria de Estado de Bloqueo (LSM, por sus siglas en ingles), una novedosa jerarquia de memoria de instrucciones que es predecible por diseno. Esta ofrece un tiempo de latencia predecible y repetible gracias a un mecanismo circuital que permite discriminar que bloques deben cargarse en la memoria 'cache' de instrucciones. Mas aun, puesto que no se requiere hacer uso de 'software' para manipular explicitamente la jerarquia de memoria, este metodo de control automatizado para el almacenamiento por demanda, minimiza el tiempo total que una tarea permanece a la espera de instrucciones que provienen de la jerarquia de memoria. En la jerarquia de