System level design space exploration for MPSoC : methods, algorithms and new infrastructure
Jia Li, Zai Jian · 2011
A medida que la capacidad de integracion en chip aumenta, los sistemas en chip (SoC) se vuelven cada vez mas complejos, siendo bastante habitual en la actualidad encontrarnos con SoCs que integran una gran variedad de elementos de procesamiento, memorias, dispositivos I/O y elementos de comunicacion. Para hacer frente a la complejidad de diseno de los modernos SoCs, los disenadores de sistemas propusieron elevar el nivel de abstraccion del proceso de diseno al nivel de sistema, donde la exploracion del espacio de diseno (DSE) se ha convertido en una pieza clave en el proceso de diseno a nivel de sistema (SLD). Sin embargo, cabria preguntar en este contexto si las metodologias de diseno existentes permiten al disenador explotar todo el beneficio potencial de la DSE a nivel de sistema, o si se deberian plantear nuevas metodologias y/o tecnicas alternativas para sacar el maximo provecho del SLD. Esta tesis pretende precisamente responder a dicha cuestion. Concretamente, hemos desarrollo nuevas metodologias y novedosos algoritmos con el objetivo de aminorar el esfuerzo del disenador de sistemas y lograr eficientes DSE en la etapa temprana del proceso de diseno. Asimismo, con el fin de validar nuestras tecnicas y esquemas de trabajo, tambien hemos presentado una importante cantidad de experimentos de DSE en esta tesis. Estos resultados experimentales demuestran que, en comparacion con las metodologias tradicionales, nuestras propuestas no solo pueden mejorar la productividad del disenador y la eficiencia de DSE a nivel de sistema, sino que tambien son capaces de obtener soluciones de disenos de mayor calidad.