A Level One Cache Organization for Chip-Size Limited Single Processor
Youngkwan Ju, Suk-il Kim · The KIPS Transactions PartA · 2005
이 논문에서는 단일 칩 프로세서에서 제한된 공간의 레벨 1 캐시를 구성하고 있는 선인출 캐시 $L_P$ 와 요구인출 캐시 $L_1$ 의 합이 일정한 때, $L_1$ 와 $L_P$ 의 크기의 적정한 비율을 실험을 통하여 분석하였다. 실험 결과, $L_1$ 와 $L_P$ 의 합이 16KB일 경우에는 $L_1$ 을 12KB, $L_P$ 를 4KB로 구성하고 $L_P$ 의 선인출 기법과 캐시교체정책은 각각 OBL과 FEO을 적용시키는 레벨 1 캐시 구조가 가장 성능이 우수함을 보였다. 또한 이 분석은 $L_1$ 와 $L_P$ 의 합이 32KB 이상인 경우에는 $L_P$ 의 선인출 기법으로는 동적필터 기법을 사용하는 것이 유리함을 보였고 32KB의 공간이 가용한 경우에는 $L_1$ 을 28KB, $L_P$ 를 4KB로, 64KB가 가용한 경우에는 $L_1$ 을 48KB, $L_P$ 를 16KB로 레벨 1 캐시를 분할하는 것이 가장 좋은 성능을 발휘함을 보였다. This paper measured a proper ratio of the size of demand fetch cache $L_1$ to that of prefetch cache $L_P$ by imulation when the size of $L_1$ and $L_P$ are constant which organize space-limited level 1 cache of a single microprocessor chip. The analysis of our experiment showed that in the condition of the sum of the size of $L_1$ and $L_P$ are 16 KB, the level 1 cache organization by constituting $L_P$ with 4 KB and employing OBL and FIFO as a prefetch technique and a cache replacement policy respectively resulted in the best performance. Also, this analysis showed that in the condition of the sum of the size of $L_1$ and $L_P$ are over 32 KB, employing dynamic filtering as prefetch technique of $L_P$ are more advantageous and splitting level 1 cache by constituting $L_1$ with 28 KB and $L_P$ with 4 KB in the case of 32 KB of space are available, by constituting $L_1$ with 48 KB and $L_P$ with 16 KB in the case of 64 KB elicited the best performance.